modelsim(HDL语言仿真软件)v10.4

modelsim破解版是一款功能强大的HDL语言仿真软件，这款软件采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。支持VHDL，Verilog，SystemVerilog等多种混合语言，并提供包括代码覆盖在内的全面调试环境，可以很好的加速FPGA开发，实验室培训和测试，是FPGA/ASIC设计的首选仿真软件!

modelsim中文版软件特色：

· RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真;

· 单内核VHDL和Verilog混合仿真;

· 源代码模版和助手，项目管理;

· 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能;

· C和Tcl/Tk接口，C调试;

· 对SystemC的直接支持，和HDL任意混合;

· 支持SystemVerilog的设计功能;

· 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL;

· ASIC Sign off。

· 可以单独或同时进行行为(behavioral)、RTL级、和门级(gate-level)的代码。

modelsim中文版功能介绍：

一、高级代码覆盖率

ModelSim的高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。

ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。所有覆盖信息都存储在统一覆盖数据库(UCDB)中，该数据库用于收集和管理高效数据库中的所有覆盖信息。可以使用分析代码覆盖率数据的覆盖实用程序，例如合并和测试排名。覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。

二、混合HDL仿真

ModelSim将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。ModelSim易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。

三、有效的调试环境

ModelSim调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选。

ModelSim通过智能设计的调试环境简化了发现设计缺陷的过程。ModelSim调试环境有效地显示设计数据，以便分析和调试所有语言。

ModelSim允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。

信号值可以在源窗口中注释并在波形查看器中查看，通过对象及其声明之间以及访问文件之间的超链接导航简化调试导航。

可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。

ModelSim与Mentor的旗舰模拟器Questa共享一个共同的前端和用户界面。这样，如果客户需要更高的性能并支持高级验证功能，则可以轻松升级到Questa。

modelsim中文版软件亮点：

1、更智能的GUI

智能设计的GUI可以有效利用桌面空间。 ModelSim提供了高度直观的交互式图形元素(窗口，工具栏，菜单等)排列方式，使您可以轻松查看和访问其许多强大功能。 结果便是易于使用且可以快速掌握的功能丰富的GUI。 通过将Tcl用户界面集成到其HDL仿真器中，ModelSim重新定义了仿真的开放性。 Tcl是一种简单但功能强大的脚本语言，用于控制和扩展应用程序。

ModelSim GUI提供高效的设计调试和分析功能以及项目和文件管理。

2、记忆窗

存储器窗口允许直观，灵活地查看和调试设计存储器。 VHDL和Verilog内存是从源中自动提取并在GUI中查看的，从而提供了强大的搜索，填充，编辑，加载和保存功能。内存窗口支持从文件或通过使用恒定，随机和计算值来预加载内存，从而节省了仅加载内存来初始化测试平台部分的耗时步骤。所有功能都可以通过命令行使用，从而可以在脚本中使用它们。

3、波形和结果查看

ModelSim提供了高性能的全功能波形窗口。 Wave窗口提供了用于标记有趣的时间点并测量光标之间的时间距离的光标。波形窗口的内容可以通过强大的虚拟信号定义和分组灵活地设置格式。

在两个仿真结果之间可以轻松进行波形比较。通过用户指定的时间过滤功能，可以轻松处理RTL和门级仿真结果之间的时序差异。

ModelSim提供了独特的WLF管理实用程序(又名WLFMAN)，该实用程序允许处理WLF结果文件。这使您可以指定要记录到WLF文件的信息量，并允许您根据信号或时间对现有WLF文件进行子集化。

WLFMAN实用程序可有效管理磁盘空间并提高模拟后调试效率。

4、源窗口模板和向导

使用VHDL和Verilog模板和向导，您可以快速开发HDL代码，而不必记住确切的语言语法。只需单击鼠标，即可使用所有语言结构。易于使用的向导将引导您逐步完成更复杂的HDL块的创建。向导显示了如何创建可参数化的逻辑块，测试台激励和设计对象。源代码窗口模板和向导通过省时的快捷方式使新手和高级HDL开发人员受益。

5、专案经理

项目管理器大大减少了组织文件和库所需的时间。在编译和模拟时，项目管理器会存储每个项目的唯一设置，使您可以从上次中断的地方重新启动模拟器。仿真属性使您可以轻松地使用预先配置的参数进行仿真。

6、代码覆盖率

设计验证的完整性可以通过代码覆盖率来衡量。 ModelSim支持语句，表达式，条件，切换和FSM覆盖范围。代码覆盖率指标是从HDL源自动得出的。由于创建了许多可配置和可重复使用的设计模块，并且并非所有指标都很有价值，因此可以使用代码覆盖率浏览器中指定的源代码实用程序和排除项来灵活管理代码覆盖率指标。

7、基于断言的验证

ModelSim提供了一个全面的，基于标准的基于断言的验证(ABV)解决方案，可以选择SystemVerilog断言(SVA)，属性规范语言(PSL)或两者。

8、强大的，具有成本效益的模拟

解决方案ModelSim提供了功能强大的仿真解决方案，非常适合验证中小型FPGA设计;尤其是具有复杂任务关键功能的设计。

modelsim中文版更新日志：

1、在2020.4中修复了SystemVerilog缺陷;

2、QSIM-64922-Vlog报告了错误;

3、65962-如果在编译时使用-autoorder和-quiet开关，如果语义错误在刷新阶段遇到错误，将不会打印错误。

4、QSIM-66278-如果占用超过2G的空间的大型数据结构将崩溃使用默认初始化。

5、QSIM-65639-design.bin的信号范围可能不正确。